Микроконтроллеры AVR семейства Mega

Архитектура ATMEGA16

Регистры-указатели X, Y, Z
Регистр SREG

Способы адресации памяти данных
Прямая адресация одного регистра общего назначения
Прямая адресация двух регистров общего назначения

Способы адресации памяти данных
Прямая адресация регистра ввода/вывода
Прямая адресация ОЗУ

Простая косвенная адресация
Относительная косвенная адресация
Способы адресации памяти данных

Косвенная адресация с преддекрементом
Косвенная адресация с постинкрементом
Способы адресации памяти данных

Архитектура Фон-Неймана
С точки зрения организации процессов выборки и исполнения команды в современных МПС применяется одна из двух архитектур: фон-неймановская (принстонская) или гарвардская.
Основной особенностью фон-неймановской архитектуры является использование общей памяти для хранения программ и данных.
Основное преимущество архитектуры Фон-Неймана – упрощение устройства МПС, так как реализуется обращение только к одной общей памяти. Кроме того, использование единой области памяти позволяло оперативно перераспределять ресурсы между областями программ и данных, что существенно повышало гибкость МПС с точки зрения разработчика программного обеспечения. Размещение стека в общей памяти облегчало доступ к его содержимому. Неслучайно поэтому фон-неймановская архитектура стала основной архитектурой универсальных компьютеров, включая персональные компьютеры.
Рис. 1.2. Структура МПС с фон-неймановской архитектурой.

Гарвардская архитектура
Основной особенностью гарвардской архитектуры является использование раздельных адресных пространств для хранения команд и данных, как показано на рис. 1.3.
Рис. 1.3. Структура МПС с гарвардской архитектурой.
Кроме того, гарвардская архитектура обеспечивает
потенциально более высокую скорость выполнения
программы по сравнению с фон-неймановской за
счет возможности реализации параллельных
операций. Выборка следующей команды может
происходить одновременно с выполнением
предыдущей, и нет необходимости останавливать
процессор на время выборки команды. Этот метод
реализации операций позволяет обеспечивать
выполнение различных команд за одинаковое число
тактов, что дает возможность более просто
определить время выполнения циклов и критичных
участков программы.

Архитектура с общей шиной
Так же эти два типа архитектуры различаются по количеству используемых шин, и в силу этого обстоятельства они имеют другие названия - одношинная, или принстонская, фон-неймановская архитектура и двухшинная, или гарвардская, архитектура.
Архитектура с общей шиной (рис. 1.4) распространена гораздо больше, она применяется, например, в персональных компьютерах и в сложных микрокомпьютерах. Архитектура с раздельными шинами (рис. 1.5) применяется в основном в однокристальных микроконтроллерах.
Рис. 1.4. Архитектура с общей шиной данных и команд.
Архитектура с общей шиной (принстонская, фон-
неймановская) проще, она не требует от
процессора одновременного обслуживания двух
шин, контроля обмена по двум шинам сразу.
Наличие единой памяти данных и команд
позволяет гибко распределять ее объем между
кодами данных и команд. Например, в некоторых
случаях нужна большая и сложная программа, а
данных в памяти надо хранить не слишком
много. В других случаях, наоборот, программа
требуется простая, но необходимы большие
объемы хранимых данных. Перераспределение
памяти не вызывает никаких проблем, главное —
чтобы программа и данные вместе помещались в
памяти системы. Как правило, в системах с
такой архитектурой память бывает довольно
большого объема (до десятков и сотен мегабайт).
Это позволяет решать самые сложные задачи.

Архитектура с раздельными шинами данных и команд
Рис. 1.5. Архитектура с раздельными шинами данных и команд
Архитектура с раздельными шинами данных и
команд сложнее, она заставляет процессор
работать одновременно с двумя потоками кодов,
обслуживать обмен по двум шинам одновременно.
Программа может размещаться только в памяти
команд, данные — только в памяти данных. Такая
узкая специализация ограничивает круг задач,
решаемых системой, так как не дает возможности
гибкого перераспределения памяти. Память данных
и память команд в этом случае имеют не слишком
большой объем, поэтому применение систем с
данной архитектурой ограничивается обычно не
слишком сложными задачами.
В случае двухшинной архитектуры обмен по обеим шинам может быть независимым, параллельным во времени. Соответственно, структуры шин (количество разрядов кода адреса и кода данных, порядок и скорость обмена информацией и т.д.) могут быть выбраны оптимально для той задачи, которая решается каждой шиной. Поэтому при прочих равных условиях переход на двухшинную архитектуру ускоряет работу микропроцессорной системы, хотя и требует дополнительных затрат на аппаратуру, усложнения структуры процессора. Память данных в этом случае имеет свое распределение адресов, а память команд — свое.
Проще всего преимущества двухшинной архитектуры реализуются внутри одной микросхемы. В этом случае можно также существенно уменьшить влияние недостатков этой архитектуры. Поэтому основное ее применение — в микроконтроллерах, от которых не требуется решения слишком сложных задач, но зато необходимо максимальное быстродействие при заданной тактовой частоте.

Таблица векторов прерывания

Формирование прерываний в AVR Studio
.CSEG
.ORG $000
RJMP Reset
.ORG INT0addr ; Внешнее прерывание 0
RJMP INT_0;
.ORG OVF0addr; Переполнение таймера/счетчика Т0
RJMP OVF_0;
.ORG $030
Reset:

#include
#include
ISR(TIMER1_COMPA_vect)
{ }
ISR(INT0_vect)
{ }
int main (void)
Формирование прерываний в AVR Studio

Регистры внешних прерываний

Порты таймеров
Регистры таймеров 0 и 2

Режимы работы таймеров

Регистр разрешения прерываний TIMSK

Регистр флагов прерываний TIFR

регистр управления TCCR0

Normal, CTC

Фазовый ШИМ - Phase Correct PWM
Fast PWM – Быстродействующий ШИМ

Регистры таймера 1 (TC1)
Счетный регистр TCNT1 (H:L) - 16 p
Регистр сравнения OCR1A (H:L) - 16 p
Регистр сравнения OCR1B (H:L) - 16 p
Регистры управления TCCR1A и TCCR1B - 8р
Регистр захвата ICR1 (H:L) - 16 p

Аналого-цифровой преобразователь (АЦП)
8-канальный 10-разрядный АЦП последовательного приближения
РА0-РА7 – ADC0-ADC7
Регистры АЦП:
Регистр данных – ADC (ADCL и ADCH)
Регистр управления и состояния – ADCSRА
Регистр выбора мультиплексора – ADMUX
Регистр специальных функций – SFIOR

Регистр управления и состояния – ADCSRА
Регистр выбора мультиплексора – ADMUX

Регистр специальных функций – SFIOR

Матричная клавиатура

Схемы включения светодиодов

Сторожевой таймер

Аналоговый компаратор
AIN0 – PB2 – неинвертирующий
AIN1 – PB3 - инвертирующий

ЖКИ дисплей WH1604A
Дисплей (видеопамять DDRAM):
Количество строк: 4
Количество символов в строке: 16
Отображаемые символы:
- русские буквы - латинские буквы
- цифры - знаки препинания
- пользовательские
Интерфейс дисплея:
- 3 линии управления (RS, R/W, E)
- 8 линий данных (DB0-DB7), используется DB4-DB7
RS - выбора регистра, 0 - регистр команд и состояния, 1 – регистр данных
R/W - сигнал чтения/записи, 0 – запись, 1 – чтение
E – сигнал стробирования, по которому осуществляется операция записи или чтения, активный уровень у него логическая 1

Цикл записи для 4-х разрядной шины
1. Установить значение линии RS
2. Вывести значение старшей тетрады байта данных на линии шины DB4...DB7
3. Установить линию Е = 1
4. Установить линию Е = 0
5. Вывести значение младшей тетрады байта данных на линии шины DB4...DB7
6. Установить линию Е = 1
7. Установить линию Е = 0

Цикл чтения для 4-х разрядной шины
1. Установить значение линии RS
2. Установить линию R/W = 1
3. Установить линию Е = 1
4. Считать значение старшей тетрады байта данных с линий шины DB4...DB7
5. Установить линию Е = 0
6. Установить линию Е = 1
7. Считать значение младшей тетрады байта данных с линий шины DB4...DB7
8. Установить линию Е = 0
9. Установить линию R/W = 0

Временные характеристики

Контроллер HD44780
- регистр данных (DR) RS = 1
регистр команд (IR) RS = 0
видеопамять (DDRAM)
ОЗУ знакогенератора (CGRAM)
счетчик адреса памяти (АС)
(IR – чтение 0-6 бит)
флаг занятости контроллера
(IR – чтение 7 бит)

регистр команд

Биты регистра команд

Значения управляющих флагов после подачи питания

Пользовательские символы

Инициализация 4-битной передачи данных