Временные ограничения цифровых схем

Комбинационная логика
C
L
Входы
Выходы

Комбинационная логика
I
O
Tcd
Tpd

Комбинационная логика
I
O
Tcd
Tpd
Задержка реакции (contamination delay)
Задержка распространения (propagation delay)

D-триггер (flip-flop)
D
Q
CLK
CLK
D
Q
setup
slack
hold
slack
Tsetup
Thold
Tccq
Tpcq

D-триггер (flip-flop)
D
Q
CLK
CLK
D
setup
slack
hold
slack
Tsetup
Thold
Запас на предустановку
Запас на удержание
Время предустановки
Время удержания
TA = Tsetup + Thold
Апертурное время

D-триггер (flip-flop)
D
Q
CLK
CLK
Q
Tccq
Tpcq
Clock-to-quit contamination delay
Clock-to-quit propagation delay

Тракт между регистрами
D
Q
CLK
C
L
D
Q
CLK
R1
R2
Q1
D2

Тракт между регистрами
CLK
D2
Q1
Tccq
Tpcq
Tclk
Tcd
Tpd

Тракт между регистрами
Tclk ≥ Tpcq + Tpd + Tsetup
Thold ≤ Tccq + Tcd
Tpd ≤ Tclk – (Tpcq + Tsetup)
Tcd ≥ Thold - Tccq

Расфазировка сигнала синхронизации
D
Q
CLK
C
L
D
Q
CLK
R1
R2
Q1
D2

Расфазировка сигнала синхронизации
CLK
D2
Q1
Tskew
Tclk

Расфазировка сигнала синхронизации
Tpd ≤ Tclk – (Tpcq + Tsetup + Tskew)
Tcd ≥ Thold - Tccq + Tskew

Конвейер (Pipeline)
Сумматор 4х 8битных чисел
Например: tpd сумматора 200 пс, tсd - 50 пс, thold триггеров 40 пс, tsetup - 80 пс, thold - 40 пс, tccq - 10 пс, tpcq - 20 пс.
Какова максимальная частота такой схемы?

Конвейер (Pipeline)
Сумматор 4х 8битных чисел
Tclk min = 2*tpd + tsetup + tpcq = 2*200 + 80 + 20 = 500 пс
Fclk max = 1 / Tclk min = 2 ГГц

Конвейер (Pipeline)
Сумматор 4х 8битных чисел с конвейером
Tclk min = tpd + tsetup + tpcq = 200 + 80 + 20 = 300 пс
Fclk = 1 / Tclk = 3,33 ГГц

Пример описания временных ограничений
Код счётчика
Описание временных ограничений

Пример
Setup Slack
Hold Slack
Maximum clock frequency