Архитектура микропроцессоров и ее эволюция

Содержание

Слайд 2

Процессор и память: Команды и данные

CPU

RAM

Процессор и память: Команды и данные CPU RAM

Слайд 3

Пути усовершенствования быстродействия

Улучшение доступа к памяти
Увеличение производительности процессора

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора

Слайд 4

Процессор и память: Команды и данные

CPU

Регистры

КЭШ 1го уровня

КЭШ 2го уровня

Оперативная память

Локальность данных
Быстрая память

Процессор и память: Команды и данные CPU Регистры КЭШ 1го уровня КЭШ
ближе к процессору
Прозрачность КЭШей
Предвыборка данных

Слайд 5

Виртуальная память

Виртуальный адрес

Реальный адрес

Таблица страниц в ОЗУ

Процессор

Виртуальная память Виртуальный адрес Реальный адрес Таблица страниц в ОЗУ Процессор

Слайд 6

Виртуальная память

Виртуальный адрес

Реальный адрес

Таблица страниц в ОЗУ

Процессор

TLB

Виртуальная память Виртуальный адрес Реальный адрес Таблица страниц в ОЗУ Процессор TLB

Слайд 7

Пути усовершенствования быстродействия

Улучшение доступа к памяти
Увеличение производительности процессора

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора

Слайд 8

Пути усовершенствования быстродействия

Улучшение доступа к памяти
Увеличение производительности процессора
Дополнительные устройства
Конвейеризация
Упрощение команд
Параллелизм

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм

Слайд 9

Сопроцессор

FPU

CPU

RAM

Сопроцессор FPU CPU RAM

Слайд 10

Пути усовершенствования быстродействия

Улучшение доступа к памяти
Увеличение производительности процессора
Дополнительные устройства
Конвейеризация
Упрощение команд
Параллелизм

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм

Слайд 11

Конвейер команд

1

2

1

2

1

2

1

2

1

2

Ступени

Выборка команды

Декодирование команды

Выборка операндов

Вычисление операции

Запись результата

Время

3

3

3

Конвейер команд 1 2 1 2 1 2 1 2 1 2

Слайд 12

Конвейер команд

1

2

3

4

5

6

1

2

3

4

5

6

1

2

3

4

5

6

1

2

3

4

5

6

1

2

3

4

5

6

Ступени

Выборка команды

Декодирование команды

Выборка операндов

Вычисление операции

Запись результата

Время

Латентность конвейера

7

7

7

7

7

8

8

8

8

8

9

9

9

9

9

Все ступени конвейера активны

Конвейер команд 1 2 3 4 5 6 1 2 3 4

Слайд 13

Конвейер: Условные ветвления

Конвейер

?

Проблема: Условные переходы

Конвейер: Условные ветвления Конвейер ? Проблема: Условные переходы

Слайд 14

Конвейер: Условные ветвления

Конвейер

?*

Проблема: Условные переходы
Решения:
Спекулятивное исполнение с предсказанием переходов
Использование условных команд
Использование

Конвейер: Условные ветвления Конвейер ?* Проблема: Условные переходы Решения: Спекулятивное исполнение с
предикатных регистров

Слайд 15

Конвейер: Условные ветвления

Конвейер

Проблема: Условные переходы
Решения:
Спекулятивное исполнение с предсказанием переходов
Использование условных команд
Использование

Конвейер: Условные ветвления Конвейер Проблема: Условные переходы Решения: Спекулятивное исполнение с предсказанием
предикатных регистров

movge

Слайд 16

Конвейер: Условные ветвления

Конвейер

Проблема: Условные переходы
Решения:
Спекулятивное исполнение с предсказанием переходов
Использование условных команд
Использование

Конвейер: Условные ветвления Конвейер Проблема: Условные переходы Решения: Спекулятивное исполнение с предсказанием
предикатных регистров

Слайд 17

Пути усовершенствования быстродействия

Улучшение доступа к памяти
Увеличение производительности процессора
Дополнительные устройства
Конвейеризация
Упрощение команд
Параллелизм

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм

Слайд 18

RISC архитектура

Память

Вычисления

Память

Вычисления

Запись/загрузка

Команды регистр-регистр

RISC архитектура Память Вычисления Память Вычисления Запись/загрузка Команды регистр-регистр

Слайд 19

CISC

Большое количество команд
Много типов данных
Различная длина инструкций
Небольшое количество регистров
Ориентация на процессор

Уменьшенное количество

CISC Большое количество команд Много типов данных Различная длина инструкций Небольшое количество
команд
Только основные типы
Фиксированная длина инструкций
Большой регистровый файл
Более глубокое использование компилятора

RISC

Слайд 20

Регистровый файл в RISC

Виртуальные регистры
Перекрытие окон
Сохранение в RAM

Регистровый файл в RISC Виртуальные регистры Перекрытие окон Сохранение в RAM

Слайд 21

Пути усовершенствования быстродействия

Улучшение доступа к памяти
Увеличение производительности процессора
Дополнительные устройства
Конвейеризация
Упрощение команд
Параллелизм

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм

Слайд 22

Параллелизм на уровне инструкций (ILP)

INT

FP

MEM

BR

Окно команд

CPU

Параллелизм на уровне инструкций (ILP) INT FP MEM BR Окно команд CPU

Слайд 23

Параллелизм на уровне инструкций (ILP)

Время

Параллелизм на уровне инструкций (ILP) Время

Слайд 24

Параллелизм на уровне нитей (TLP)

INT

FP

MEM

BR

Окно команд

CPU

Окно команд

Нить №1

Нить №2

Параллелизм на уровне нитей (TLP) INT FP MEM BR Окно команд CPU

Слайд 25

Параллелизм на уровне нитей (TLP)

Время

Нить №1

Нить №2

Параллелизм на уровне нитей (TLP) Время Нить №1 Нить №2

Слайд 26

Многоядерность (Multi-Core)

Окно команд

Окно команд

Процесс №1

Процесс №2

Многоядерность (Multi-Core) Окно команд Окно команд Процесс №1 Процесс №2

Слайд 27

POWER

Традиционные RISC-черты
Фиксированная длина команд
Архитектура регистр-регистр
Простые способы адресации
Простые команды
Большой регистровый файл
Другие особенности POWER
Три

POWER Традиционные RISC-черты Фиксированная длина команд Архитектура регистр-регистр Простые способы адресации Простые
исполнительных устройства с независимыми наборами регистров
Небольшое расширение набора команд (сохранение нескольких регистров и т.п.)
Условные переходы: 8 условных регистров, локальных для устройства переходов и специальный бит в коде операции

Слайд 28

Core 2 Duo

Core 2 Duo

Слайд 29

Особенности Core 2 Duo

Intel Wide Dynamic Execution (14 стадий конвейера, до 4х

Особенности Core 2 Duo Intel Wide Dynamic Execution (14 стадий конвейера, до
инструкций за такт в каждом ядре)
Intel Smart Memory Access (Оптимизация доступа к памяти, в т.ч. Memory Disambiguation)
Intel Advanced Smart Cache (Общий КЭШ 2го уровня, динамически распределяемый между ядрами)
Intel Advanced Digital Media Boost (128-битный SSE, расширенный набор команд)
Intel Intelligent Power Capability
Сниженное энергопотребление
Micro-ops fusion и macrofusion

Слайд 30

Архитектура CELL

Архитектура CELL
Имя файла: Архитектура-микропроцессоров-и-ее-эволюция.pptx
Количество просмотров: 52
Количество скачиваний: 0