Школа_синтеза_цифровых схем_day_1

Александр Силантьев
Руководитель лаборатории ЦКП МИЭТ
Окончил МИЭТ в 2014 году
12 летний опыт инженерной деятельности
Старший преподаватель института МПСУ МИЭТ.
Организатор первого в России инженерного хакатона по микроэлектронике и системам на кристалле.
С 2014 года организатор семинаров, школ и олимпиад по популяризации электроники среди студентов и школьников

Микросхемы малой степени интеграции

Схема intel 4004

Схема intel 4004

Схема блока аппаратного шифрования AES

Управление сложностью в микроэлектронике

HDL
HDL – Hardware Description Language

HDL. Выбор

Verilog HDL. История
Verilog был разработан компанией Gateway Design Automation в 1984 году как фирменный язык для симуляции логических схем.
В 1989 году Gateway приобрела компания Cadence, и Verilog стал открытым стандартом в 1990 году под управлением сообщества Open Verilog International.
Язык стал стандартом IEEE в 1995 году.
В 2005 году язык был расширен для упорядочивания и лучшей поддержки моделирования и верификации систем.
Эти расширения были объединены в единый стандарт, который сейчас называется SystemVerilog(стандарт IEEE 1800-2009).

Комбинационная логика

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Verilog HDL

Формат описания чисел Verilog HDL

Основные операции Verilog HDL

Основные операции Verilog HDL

Основные операции Verilog HDL

Манипуляции с битами Verilog HDL

Манипуляции с битами Verilog HDL

Манипуляции с битами Verilog HDL

Манипуляции с битами Verilog HDL

Verilog HDL. Сложение и вычитание

Verilog HDL. Операции над знаковыми данными

Verilog HDL. Умножение и деление

Verilog HDL. Логические и арифметические сдвиги

Verilog HDL. Битовые логические операции

Verilog HDL. Булевые логические операции

Verilog HDL. Операции свертки

Verilog HDL. Мультиплексор

Verilog HDL. Операции сравнения

Verilog HDL. Тип reg

Verilog HDL. Тип reg

Verilog HDL. Блок always

Verilog HDL. Блок always

Verilog HDL. Блок always

Verilog HDL. If-else

Verilog HDL. Case

Verilog HDL. Иерархия модулей

Verilog HDL. Иерархия модулей

Верификация и симуляция

Симуляция. Инструменты для задания
Бесплатный симулятор Icarus Verilog, который хотя и не поддерживает весь SystemVerilog, но поддерживает Verilog 2005 с некоторыми элементами SystemVerilog, достаточных для решения наших задач.
GTKWave, программой для работы с временными диаграммами. Для первых десяти задач GTKWave нам не понадобится, но его стоит установить вместе с Icarus Verilog на будущее.

Icarus Verilog
Icarus Verilog – среда для поведенческого моделирования цифровых схем, описанных на языке Verilog;
Icarus Verilog – свободное (открытое) и кроссплатформенное ПО;
Icarus Verilog – инструмент командной строки (не имеет графического интерфейса пользователя).

Icarus Verilog. Установка
Под Linux Icarus Verilog и GTKWave ставится "sudo apt-get install verilog gtkwave".
Версия Icarus Verilog и GTKWave для Windows здесь.
Важно! При установке выставить флаг о добавлении Icarus в path Windows.
Если у вас под Windows что-то не работает, проверьте, какие директории стоят у вас в path.
Установка в консоли с помощью программы brew: brew install icarus-verilog.

Инструменты для задания. Запуск упражнений.
В зависимости от операционной системы запускаете скрипт:
run_all_using_iverilog_under_linux_or_macos_brew.sh
run_all_using_iverilog_under_windows.bat

Симулятор. GTKwave.

Среда тестирования
Среда тестирования (testbench) – это модуль на HDL, который используется для тестирования другого модуля, называемого тестируемое устройство (device under test, DUT). (Некоторые программы разработки называют тестируемый модуль unit under test, UUT.)
Среда тестирования содержит операторы для генерации значений, подаваемых на входы DUT и, в идеале, также и для проверки, что на выходе получаются правильные значения.
Наборы входных и желаемых выходных значений называются тестовыми векторами.

Пример testbench
Директива timescale устанавливает квант времени моделирования;
Шапка модуля testbench не содержит сигналов;
Тестируемый модуль подключается внутрь testbench;
Символ «#» позволяет задержать сигнал на некоторое количество времени, указанное в директиве timescale.

Пример testbench
Директива timescale устанавливает квант времени моделирования;
Шапка модуля testbench не содержит сигналов;
Тестируемый модуль подключается внутрь testbench;
Символ «#» позволяет задержать сигнал на некоторое количество времени, указанное в директиве timescale.

Пример testbench
Директива timescale устанавливает квант времени моделирования;
Шапка модуля testbench не содержит сигналов;
Тестируемый модуль подключается внутрь testbench;
Символ «#» позволяет задержать сигнал на некоторое количество времени, указанное в директиве timescale.

Пример testbench
Директива timescale устанавливает квант времени моделирования;
Шапка модуля testbench не содержит сигналов;
Тестируемый модуль подключается внутрь testbench;
Символ «#» позволяет задержать сигнал на некоторое количество времени, указанное в директиве timescale.

Пример testbench
Директива timescale устанавливает квант времени моделирования;
Шапка модуля testbench не содержит сигналов;
Тестируемый модуль подключается внутрь testbench;
Символ «#» позволяет задержать сигнал на некоторое количество времени, указанное в директиве timescale.

Пример testbench
С помощью блока «initial» и «#» можно задавать сигналам типа reg меняющиеся во времени значения;
Конструкция «$finish;» указывает симулятору на то, что пора завершить моделирование.

Пример testbench
Для вывода результатов моделирования «наружу» предлагается 2 способа:
Конструкция «$monitor();» позволяет выводить в текстовую консоль сообщение при изменении указанных в ней сигналов;
Конструкции «$dumpfile();» и «$dumpvars();» позволяют записывать лог моделирования в файл .vcd.

Запуск Работа с файлами .vcd
Для просмотра файлов .vcd существует открытая утилита GTKWave

Упражнения. Testbench

Упражнения. Скрипт

Упражнения. Лог